>> 光大證券-半導(dǎo)體封測(cè)行業(yè)系列跟蹤報(bào)告之一：Chiplet等先進(jìn)封裝應(yīng)用不斷擴(kuò)大，行業(yè)景氣度有望23H2實(shí)現(xiàn)回升-230222
| 上傳日期： |
2023/2/23 |
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來(lái)源： |
光大證券 |
| 評(píng)級(jí)： |
買(mǎi)入 |
作者： |
劉凱,楊德珩 |
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先進(jìn)封裝成為超越摩爾定律的關(guān)鍵賽道。摩爾定律（Moore'slaw）的主要內(nèi)容是集成電路上可容納的晶體管數(shù)目大約每隔兩年就會(huì)增加一倍，芯片的效能也會(huì)提高一倍，但是先進(jìn)制程發(fā)展到3納米以下開(kāi)始接近物理極限，短道溝效應(yīng)導(dǎo)致的漏電、功耗嚴(yán)重等問(wèn)題使得晶體管縮小的技術(shù)發(fā)展日漸困難，成本也愈來(lái)愈高，因此有必要利用其他手段縮小集成電路的尺寸同時(shí)降低成本。所謂的More than Moore是指以系統(tǒng)應(yīng)用的概念為出發(fā)點(diǎn)，不執(zhí)著在晶體管的制程點(diǎn)縮小的摩爾定律，而更應(yīng)該將各種技術(shù)進(jìn)行異質(zhì)整合，其中最重要的方法之一就是先進(jìn)封裝技術(shù)。先進(jìn)封裝技術(shù)能進(jìn)一步提高芯片的集成度并且降低芯片制造的成本，同時(shí)暫不涉及到去突破量子隧穿效應(yīng)等物理極限問(wèn)題，已經(jīng)成為超越摩爾定律的關(guān)鍵賽道。
先進(jìn)封裝應(yīng)用不斷擴(kuò)大，預(yù)計(jì)在2026年將占到整個(gè)封裝市場(chǎng)的規(guī)模的50%以上。先進(jìn)封裝技術(shù)與傳統(tǒng)封裝技術(shù)通常以是否焊線來(lái)區(qū)分：傳統(tǒng)的封裝技術(shù)通常指先將晶圓切割成單個(gè)芯片，再進(jìn)行封裝的工藝形式，其包括雙排直立式封裝DIP與球格陣列封裝BGA，需要焊接線路；先進(jìn)封裝則包括倒裝（FlipChip）、凸塊（Bumping）、晶圓級(jí)封裝（Wafer-level-package）、2.5D封裝（interposer，RDL等）、3D封裝（TSV）等封裝技術(shù)，其技術(shù)并不需要用到線路焊接的方式。
倒裝：帶有倒裝芯片結(jié)構(gòu)的封裝是先在芯片上制作金屬凸點(diǎn)，然后將芯片面朝下利用焊料直接與基板互連，通常會(huì)使用底部填充（UnderFill）樹(shù)脂對(duì)熱應(yīng)力進(jìn)行再分布來(lái)提高可靠性。其優(yōu)點(diǎn)是封裝面積減小，引線互連長(zhǎng)度縮短，I/O端口數(shù)量增加。
WLP：直接以晶片為加工對(duì)象，同時(shí)對(duì)晶片上的眾多芯片進(jìn)行封裝及測(cè)試，最后切割成單顆產(chǎn)品，可以直接貼裝到基板或PCB上，其中主要工藝為再布線（RDL）技術(shù)，包括濺射、光刻、電鍍等工序。WLP的優(yōu)點(diǎn)是封裝產(chǎn)品輕薄短小，信號(hào)傳輸路徑更短，在生產(chǎn)方面可大大提高加工效率，降低成本。根據(jù)結(jié)構(gòu)的不同，WLP可分為扇入型（Fan-in）和扇出型（Fan-out）兩種。其中，產(chǎn)品尺寸和芯片尺寸在二維平面上一樣大的稱(chēng)為扇入型，產(chǎn)品尺寸比芯片尺寸在二維平面上大的稱(chēng)為扇出型。
2.5D封裝：在2D封裝結(jié)構(gòu)的基礎(chǔ)上，在芯片和封裝載體之間加入了一個(gè)硅中介轉(zhuǎn)接層，該中介轉(zhuǎn)接層上利用硅通孔（TSV）連接其上、下表面的金屬，多采用倒裝芯片組裝工藝。由于采用了中介轉(zhuǎn)接層，其表面金屬層的布線可以使用與芯片表面布線相同的工藝，使產(chǎn)品在容量及性能上比2D結(jié)構(gòu)得到巨大提升。
3D封裝：是將芯片與芯片直按堆疊，可采用引線鍵合、倒裝芯片或二者混合的組裝工藝，也可采用硅通孔技術(shù)進(jìn)行互連。3D結(jié)構(gòu)進(jìn)一步縮小了產(chǎn)品尺寸，提高了產(chǎn)品容量和性能。目前，散熱較差、成本較高是制約TSV技術(shù)發(fā)展的主要因素。
先進(jìn)封裝被廣泛應(yīng)用于計(jì)算機(jī)、通信、消費(fèi)類(lèi)電子、醫(yī)療、航天等領(lǐng)域，推動(dòng)著封裝技術(shù)及整個(gè)電子行業(yè)向前發(fā)展。目前，倒裝芯片、2.5D封裝、3D封裝主要用于存儲(chǔ)器、中央處理器（CPU）、圖像處理器（CPU）等；WLP主要應(yīng)用于功率放大器、無(wú)線連接器件、射頻收發(fā)器等。
根據(jù)Yole預(yù)測(cè)，先進(jìn)封裝市場(chǎng)預(yù)計(jì)將在2019-2025年間以6.6%的復(fù)合年增長(zhǎng)率增長(zhǎng)，到2025年將達(dá)到420億美元，遠(yuǎn)高于對(duì)傳統(tǒng)封裝市場(chǎng)的預(yù)期；與傳統(tǒng)封裝相比，先進(jìn)封裝的應(yīng)用正不斷擴(kuò)大，預(yù)計(jì)到2026先進(jìn)封裝將占到整個(gè)封裝市場(chǎng)規(guī)模的50%以上。
先進(jìn)封裝是實(shí)現(xiàn)Chiplet的前提，Chiplet市場(chǎng)規(guī)模有望從2024年的58億美元快速增長(zhǎng)到2035年570億美元。Chiplet也稱(chēng)芯粒，通俗來(lái)說(shuō)Chiplet模式是在摩爾定律趨緩下的半導(dǎo)體工藝發(fā)展方向之一，是將不同功能芯片裸片的拼搭，在某種意義上也是不同IP的拼搭，像拼接樂(lè)高積木一樣用封裝技術(shù)整合在一起，借此可以實(shí)現(xiàn)對(duì)先進(jìn)制程迭代的彎道超車(chē)，在提升性能的同時(shí)實(shí)現(xiàn)低成本和高良率。Chiplet對(duì)先進(jìn)封裝提出更高要求，在芯片小型化的設(shè)計(jì)過(guò)程中，需要添加更多I/O來(lái)與其他芯片接口，裸片尺寸有必要保持較大且留有空白空間，導(dǎo)致部分芯片無(wú)法拆分，芯片尺寸小型化的上限被pad（晶片的管腳）限制，并且單個(gè)晶片上的布線密度和信號(hào)傳輸質(zhì)量遠(yuǎn)高于Chiplet之間，要實(shí)現(xiàn)Chiplet的信號(hào)傳輸，就要求發(fā)展出高密度、大帶寬布線的“先進(jìn)封裝技術(shù)”。
AMD、臺(tái)積電、英特爾、英偉達(dá)等芯片巨頭近年來(lái)紛紛布局Chiplet，AMD最新幾代產(chǎn)品都極大受益于“SiP+Chiplet”的異構(gòu)系統(tǒng)集成模式，近日蘋(píng)果最新發(fā)布的M1 Ultra芯片也通過(guò)定制的UltraFusion封裝架構(gòu)實(shí)現(xiàn)了超強(qiáng)的性能和功能水平，包括2.5TB/s的處理器間帶寬。據(jù)Omdia報(bào)告，預(yù)計(jì)到2024年，Chiplet市場(chǎng)規(guī)模將達(dá)58億美元，2035年則超過(guò)570億美元，將迎來(lái)快速增長(zhǎng)。
Chiplet有望成為先進(jìn)制程國(guó)產(chǎn)替代的突破口之一。全球半導(dǎo)體產(chǎn)業(yè)博弈升級(jí)，國(guó)內(nèi)晶圓廠在先進(jìn)制程升級(jí)上受限。2022年12月《小芯片接口總線技術(shù)要求》標(biāo)準(zhǔn)發(fā)布，這是中國(guó)首個(gè)原生Chiplet技術(shù)標(biāo)準(zhǔn)，有助于行業(yè)規(guī)范化、標(biāo)準(zhǔn)化發(fā)展，為賦能集成電路產(chǎn)業(yè)打破先進(jìn)制程限制因素，提升中國(guó)集成電路
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