>> 國盛證券-計(jì)算機(jī)行業(yè)周報：華為韜定律發(fā)布，重塑芯片設(shè)計(jì)及供電范式-260601
| 上傳日期： |
2026/6/1 |
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| 1083KB |
| 格式： |
pdf 共14頁 |
來源： |
國盛證券 |
| 評級： |
增持 |
作者： |
李純瑤,孫行臻 |
| 行業(yè)名稱： |
計(jì)算機(jī) |
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華為發(fā)布韜（τ）定律，以“時間縮微”取代“幾何縮微”。2026年5月25日，IEEE國際電路系統(tǒng)研討會（ISCAS 2026）上，華為何庭波發(fā)表主旨演講，提出“韜（τ）定律”，以“時間（τ）縮微”取代“幾何縮微”作為半導(dǎo)體演進(jìn)新原則，芯片性能提升的本質(zhì)在于壓縮信號完成一次完整操作所需的時間，通過系統(tǒng)性壓縮信號在芯片各層級中的傳播時間，結(jié)合邏輯折疊等技術(shù)壓縮信號時延、提升晶體管密度，推動半導(dǎo)體演進(jìn)方向從追逐更小制程節(jié)點(diǎn)轉(zhuǎn)向以先進(jìn)封裝為核心的多層立體設(shè)計(jì)。
韜定律以邏輯折疊為核心技術(shù)，構(gòu)建器件、電路、芯片至系統(tǒng)的多層級協(xié)同優(yōu)化體系。①器件層面：通過優(yōu)化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數(shù)τ；②電路層面：通過邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，顯著縮短關(guān)鍵路徑的走線長度并有效降低信號傳播的電阻和電容負(fù)載，實(shí)現(xiàn)晶體管密度和電路性能大幅提升；③芯片層面：通過“軟件、架構(gòu)、芯片”的全棧軟硬芯協(xié)同設(shè)計(jì)，基于實(shí)際工作負(fù)載實(shí)現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制，提高系統(tǒng)級并行度和效率，大幅降低端到端執(zhí)行時間；④系統(tǒng)層面：定義靈衢總線，重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議，實(shí)現(xiàn)超節(jié)點(diǎn)的統(tǒng)一內(nèi)存編址和原生內(nèi)存語義，大幅降低系統(tǒng)通信時延。
基于韜定律，381款量產(chǎn)芯片已完成可行性驗(yàn)證，預(yù)計(jì)到2031年，基于該定律的高端芯片晶體管密度將達(dá)到等效1.4納米制程水平。①麒麟芯片：已率先取得驗(yàn)證，依托時間縮放原理實(shí)現(xiàn)電路垂直分層堆疊，麒麟2026芯片性能有顯著提升，未來十年，邏輯折疊有望從局部的關(guān)鍵路徑折疊演進(jìn)為全規(guī)模的多層折疊，2026-2035年麒麟芯片的晶體管密度預(yù)計(jì)將突破400 MTr/mm2，核心頻率達(dá)到4GHz及以上，技術(shù)路線經(jīng)濟(jì)效益較高。②昇騰芯片：韜定律適配AI數(shù)據(jù)中心場景，存儲語義統(tǒng)一總線、近封裝高速光互連引擎Hi-ONE、封裝立體拓?fù)渲貥?gòu)3D折疊助力全鏈數(shù)據(jù)通信耗時和計(jì)算耗時，預(yù)計(jì)2030年左右，Ascend 990將把邏輯折疊引入，此后3D折疊將成為實(shí)現(xiàn)α的主要載體，預(yù)計(jì)到2035年硬件集成度將提高超過100倍。
“時間縮微”理念向電源延展，VPD重塑芯片供電范式。1）韜定律邏輯折疊讓芯片從平面變成立體，這對供電架構(gòu)會兩個后果：電流需求持續(xù)往上走，路徑長達(dá)數(shù)厘米，IR損耗隨電流攀升而急劇惡化；焊球、封裝基板仍然需要占用橫向空間，供電路徑的擁擠程度會更嚴(yán)重。2）垂直供電架構(gòu)（VPD）通過穿透PCB層垂直向上輸送電力，直接給上方的處理器供電，從而有效縮短了從VRM到SoC的電力傳輸距離。兩者都在用同一種方式回應(yīng)同一種困境——平面已經(jīng)走到極限，繼續(xù)往橫向挖潛力是徒勞的，只有往垂直維度求解。3）GPU大廠：CES上英偉達(dá)NVIDIA確定Rubin會用VPD（（垂直供電）方，，英爾、、歌也都都已始嘗試VPD方，；華為在VPD方向上的布局比韜定律的發(fā)布早了七年，2019年就申請了芯片垂直供電系統(tǒng)專利。4）電源廠商：Vicor的VPD方，通過將MCM/GCM電流倍增器直接置于處理器下方，把PDN電阻進(jìn)一步降至5~7 μΩ；Infineon（英飛凌）推出OptiMOSTDM2454xx四相功率模塊；MPS的MPC24380采用Z軸供電架構(gòu)，具有四路260A高輸出電流以及2A/mm2超高功率密度等亮眼優(yōu)勢；TDK推出的的μPOL直流變換器采用芯片嵌入技術(shù)SESUB，非常適合1A至200A垂直電源。
建議關(guān)注：①半導(dǎo)體環(huán)節(jié)：邏輯折疊的核心在于縱向堆疊并集成兩片及以上晶圓，推動混、合鍵合、TSV、CMP及3D堆疊等工藝需求提升，建議關(guān)注布局超細(xì)間距混合鍵合工藝和TSV工藝的半導(dǎo)體制造企業(yè)、國內(nèi)晶圓廠、混合鍵合和先進(jìn)封裝產(chǎn)線擴(kuò)產(chǎn)相關(guān)設(shè)備企業(yè)。②EDA環(huán)節(jié)：三維EDA工具鏈實(shí)現(xiàn)多層堆疊晶圓整體優(yōu)化，建議關(guān)注EDA廠商，如華大九天、概倫電子、廣立微等。③國產(chǎn)算力環(huán)節(jié)：邏輯折疊為國產(chǎn)算力廠商提供新設(shè)計(jì)思路和技術(shù)方，，有望助力突破供給瓶頸，建議關(guān)注海光信息、寒武紀(jì)、摩、線程、沐曦股份、天數(shù)智芯、壁仞科技等。④供電環(huán)節(jié)：關(guān)注VPD供應(yīng)鏈企業(yè)，如新雷能、麥格米爾、鉑科新材、順絡(luò)電子、龍磁科技。
風(fēng)險提示：技術(shù)進(jìn)展不及預(yù)期；國產(chǎn)替代進(jìn)程不及預(yù)期；下游廠商競爭加劇。
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