>> 交銀國際-科技行業(yè)韜定律V2新版本發(fā)布：先進封裝與EDA價值凸顯-260707
| 上傳日期： |
2026/7/7 |
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| 543KB |
| 格式： |
pdf 共5頁 |
來源： |
交銀國際 |
| 評級： |
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作者： |
王大衛(wèi),童鈺楓 |
| 下載權(quán)限： |
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華為半導(dǎo)體業(yè)務(wù)負責(zé)人何庭波于2026年7月3日發(fā)布《面向多層級電子系統(tǒng)的時間縮微理論》（業(yè)內(nèi)簡稱“韜τ定律”）V2版本。我們認為其相較V1版本核心增量包括：1）對關(guān)鍵指標(biāo)齒輪比（Gear Ratio）進行深度闡釋；2）補充麒麟2026量產(chǎn)實測數(shù)據(jù)；3）新增并明確了多項工程落地細節(jié)與產(chǎn)品演進路線圖等。
進一步明確齒輪比作為邏輯折疊量化標(biāo)尺的意義。我們在此前報告中已初步介紹齒輪比的定義與落地實踐要求。V2版本中，齒輪比定義明確為混合鍵合間距與頂層金屬間距的比值；當(dāng)齒輪比趨近1時，芯片設(shè)計將從分模塊規(guī)劃的離散設(shè)計模式，升級為以最小電路單元為核心的全域連續(xù)優(yōu)化方案，垂直層電路拓撲性能可實現(xiàn)最優(yōu)；與此同時，EDA軟件可支持跨有源層、以標(biāo)準單元為最小粒度的協(xié)同設(shè)計。以當(dāng)前約720nm頂層金屬間距測算，混合鍵合間距需壓縮至2μm以下，麒麟2026混合鍵合間距達1.5μm。由于該工藝對精度要求極高，實現(xiàn)相應(yīng)混合鍵合間距無法由單一設(shè)備廠商實現(xiàn)，亟需鍵合、刻蝕、量測、材料供應(yīng)商的深度長期協(xié)同。
麒麟2026量產(chǎn)實測數(shù)據(jù)表現(xiàn)顯示，邏輯折疊技術(shù)已基本滿足移動端規(guī)?；慨a(chǎn)所需的熱管理與能效優(yōu)化要求。論文新增數(shù)據(jù)論文新增實測數(shù)據(jù)顯示，同等性能條件下，麒麟2026相對麒麟9030Pro歸一化功耗0.59（即功耗下降41%）、歸一化面積0.625、歸一化功率密度0.944（功率密度下降5.6%）；即在芯片面積大幅縮減的同時，熱密度基本保持穩(wěn)定。該亮眼的優(yōu)化效果主要依托其熱感知分區(qū)（Thermal-Aware Partitioning）與布局規(guī)劃策略。
具體落地進程上，新版本勾勒出了清晰地階梯式演進藍圖。麒麟2026證明，邏輯折疊當(dāng)前在移動端已具備規(guī)?；慨a(chǎn)能力，而在系統(tǒng)層的工程應(yīng)用落地預(yù)計在2030年前后。搭載邏輯折疊技術(shù)的麒麟2026綜合性能可對標(biāo)等效3nm工藝，核心優(yōu)化路徑為壓縮電路及芯片層級的τ。預(yù)計2030年前后，韜定律技術(shù)將從移動端SoC拓展至AI算力賽道，屆時，昇騰990也將成為首款采用邏輯折疊架構(gòu)的AI加速芯片。
投資啟示：我們重申此前報告觀點，認為先進封裝是邏輯折疊量產(chǎn)落地的工藝底座，EDA工具鏈則是邏輯折疊賽道最大增量來源；同時，依托τ定律四層架構(gòu)（器件層、電路層、芯片層、系統(tǒng)層）梳理了產(chǎn)業(yè)鏈受益標(biāo)的。我們認為，本次V2版本內(nèi)容進一步凸顯了先進封裝是邏輯折疊商業(yè)化落地的核心。此外，由于邏輯折疊將首先在移動端落地，我們判斷電路層EDA龍頭華大九天（301269CH/未評級）、芯片層先進封裝龍頭長電科技（600584CH/未評級）為潛在核心受益標(biāo)的。華大九天是我國少有的具備3DIC完整設(shè)計驗證全流程能力的EDA廠商；長電科技自研XDFOI工藝平臺是我國領(lǐng)先的能夠?qū)崿F(xiàn)1.5μm超細間距混合鍵合、多層有源邏輯堆疊量產(chǎn)的工藝平臺，其工藝能力或適配齒輪比標(biāo)準下邏輯折疊大規(guī)模量產(chǎn)的配套要求。此外，我們認為現(xiàn)階段韜定律在器件層仍依靠SAQP多重曝光完成平面維度τ參數(shù)縮減，且遠期在AI集群系統(tǒng)層成長彈性最高，對應(yīng)產(chǎn)業(yè)鏈標(biāo)的也具備配置價值
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